Разлика между Verilog и VHDL

Verilog срещу VHDL

Verilog и VHDL са езици за описание на хардуера, които се използват за писане на програми за електронни чипове. Тези езици се използват в електронни устройства, които не споделят основната архитектура на компютъра. VHDL е по-старият от двата и се основава на Ada и Pascal, като по този начин наследява характеристики и от двата езика. Verilog е сравнително скорошна и следва методите на кодиране на езика за програмиране на C.

VHDL е силно въведен език и скриптове, които не са силно въведени, не могат да се компилират. Силно въведен език като VHDL не позволява смесване или работа на променливи с различни класове. Verilog използва слабо писане, което е обратното на силно въведен език. Друга разлика е чувствителността на регистъра. Verilog е чувствителен към регистъра и не разпознава променлива, ако използваният случай не съответства на предишния. От друга страна, VHDL не е чувствителен към регистъра и потребителите могат свободно да променят малкия регистър, стига символите в името и реда да останат същите.

По принцип Verilog е по-лесен за учене от VHDL. Това се дължи отчасти на популярността на езика за програмиране на С, което прави повечето програмисти запознати с конвенциите, които се използват в Verilog. VHDL е малко по-трудно за учене и програмиране.

VHDL има предимството, че има много повече конструкции, които помагат при моделирането на високо ниво и отразява действителната работа на устройството, което се програмира. Сложните типове данни и пакети са много желателни при програмиране на големи и сложни системи, които може да имат много функционални части. Verilog няма концепция за пакети и цялото програмиране трябва да се извършва с простите типове данни, които се предоставят от програмиста.

И накрая, Verilog липсва библиотечно управление на езици за програмиране. Това означава, че Verilog няма да позволи на програмистите да поставят необходимите модули в отделни файлове, които се извикват по време на компилация. Големите проекти на Verilog може да се окажат в голям и труден за проследяване файл.

Резюме:

1. Verilog е базиран на C, докато VHDL е базиран на Pascal и Ada.

2. За разлика от Verilog, VHDL е силно въведен.

3. Ulike VHDL, Verilog е чувствителен към регистъра.

4. Verilog е по-лесен за научаване в сравнение с VHDL.

5. Verilog има много прости типове данни, докато VHDL позволява на потребителите да създават по-сложни типове данни.

6. Verilog липсва управление на библиотеката, като това на VHDL.